查阅资料时发现下面这篇博客写的比较通俗易懂，学习一下：
该博客是以Verilog举例说明，VHDL同理，注意融会贯通！！
https://blog.csdn.net/wuzhikaidetb/article/details/119345551
注：重点理解非阻塞赋值（时序逻辑）时为什么会延迟一个时钟。
阻塞赋值与非阻塞赋值_领航者开发板
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曾梦见仗剑走天涯
这个人很懒，什么都没留下
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