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[dernière technologie connue] pcie gen5 n'est pas encore utilisé et gen6 est là?Pcie 6.0: pcie 6.0, où est exactement 6?

2021-10-14 06:17:13 Mangopapa



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— 0️⃣ PCIe 6.0 Généralités —

0. PCIe 6.0 Généralités

  2019 Année 5 Mi - mois PCI-SIG Officiellement publié PCIe 5.0 De 1.0 Après la version,Il est entré dans PCIe 6.0 La phase de pré - étude de,Et dans 4 Publié dans un mois et demi PCIe 6.0 De 0.3 Version.Deux ans.,Aujourd'hui PCIe 6.0 De 0.9 La version a été publiée,PCIe 6.0 La version officielle repose sur Marco. (Prévisions 2021 Émis à la fin de l'année). (Dernières nouvelles:C'est sûr 2022 Q2 Publication )

  Suivez - moi. PCIe 5.0 Comparé à,PCIe 6.0 Les principaux changements sont les suivants: :

  • Single Lane Taux de transmission par 32 GT/s Devient 64 GT/s;
  • Le signal de transmission est transmis par NRZ Les deux niveaux deviennent PAM4 Quatre niveaux ;
  • Encodé par 128b/130b Devient FLIT Codage;
  • Introduit FEC Mécanisme de correction des erreurs vers l'avant , Et maintenir les Retry Mécanisme de retransmission;
  • LTSSM Nouveau L0p État de faible puissance , Partie admissible Lane Electric Idle、Section Lane Active;
  • Plusieurs nouveaux mécanismes ont été ajoutés. :DOE、CMA、DMWr、IDE.


— 1️⃣ Taux 64 GT/s —

1. Taux 64 GT/s

   Le taux de transmission d'une seule ligne de transmission devient 64 GT/s Comme si tout le monde s'y attendait. ,Après tout, PCIe Gen1 À Gen5 C'est le taux à chaque fois. Double.De Gen5 De 32 GT/s À Gen6, C'est la même chose avec la pensée inertielle. 64 GT/s C'est. La seule chose qui a surpris tout le monde ,Gen6 C'est vrai, c'est trop tôt. .Des millions. PCIe Praticiens, Je ne l'ai même pas utilisé. PCIe 5.0,PCIe 6.0 Et ça saute aux yeux. .



— 2️⃣ PAM4 Signal —

2. PAM4 Signal

   Le signal de transmission est adopté PAM4 Le signal à quatre niveaux est un peu inattendu ,Après tout, Gen1 À Gen5 Ça a toujours été le cas. NRZ Signal à deux niveaux .Mais en y réfléchissant PAM4 C'est logique.,Réutiliser NRZ, Cette fréquence élevée Clock C'est trop dur. . J'ai mal à la tête. ,Avec PAM16 C'est trop dur. , Tu vas perdre la vue. .



— 3️⃣ FLIT Codage —

3. FLIT Codage

  FLIT Mode, Mode de l'unit é de commande de flux ,C'est un1b/1bMéthode de codage. Avant TLP Transfert de transaction en unités ,PCIe 6.0 Par FLIT Transfert de transaction en unités ,Chaque FLIT Oui. 256 B Données(Format comme Équation1),Chaque B Occupation des données 4 UI.Par x8 Par exemple,Une fois. FLIT Le format de transmission est indiqué dans la figure. 1 Comme indiqué.

1 FLIT = 236 B TLP + 6 B DLP + 8 B CRC + 6 B FEC = 256 B

(Équation1)

  Chaque FLIT Peut contenir plusieurs stylos TLP,Chaque TLP Peut également être divisé en plusieurs stylos FLIT.FLIT Oui. 6 B DLP Données(NonDLLP),Dont avant 2 B C'est pour FLIT ACK / NAK / Replay - Oui.,Remplacé Gen5 Adopté par DLLP De ACK / NAK Mécanismes.Par x16Par exemple, Comme aucune planification supplémentaire n'est nécessaire DLLP Envoi de,Celui - ci est FLIT Chine DLP De ACK / NAK Mécanisme permettant de réduire les délais ms Niveau inférieur 50 ns À l'intérieur, Des résultats remarquables . Il suffit de l'ouvrir. FLIT Mode, Même si le taux de données Gen6 Transfert Gen1 ~ Gen5, Toujours en vigueur FLIT Mode de codage.

x8 FLIT Format

Fig.1 x8 FLIT Format


— 4️⃣ Correction des erreurs —

4. Correction des erreurs

  PCIe 6.0 Introduit FEC Mécanisme de correction des erreurs vers l'avant , Et maintenir les Retry Mécanisme de retransmission.In PCIe Gen5 Moyenne,Quand CRC Vérification détectée TLP Erreur de transfert ,Adoption Retry Mécanisme de retransmission . Compte tenu du délai de retransmission <300 ns Et la probabilité de retransmission est inférieure à 10^-5, Peu d'impact sur les performances de transmission .In PCIe Gen6 Moyenne,C'est exact. Latency Les exigences sont les suivantes: 10 ns, Uniquement Retry Le mécanisme ne répond pas aux besoins . C'est une réflexion approfondie. FBER、FIT、FLIT Retry Probabilité、 Efficacité de la bande passante 、Latency Et FLIT De FEC Après capacité,PCIe Gen6 Finalement, un faible poids a été utilisé FEC + Retry Système de correction des erreurs .

   Adoption de la Liste Symbol De FEC Mécanisme de correction des erreurs ,Vous pouvez FLIT Temps de décodage comprimé à 2 ns À l'intérieur.



— 5️⃣ L0p Faible consommation d'énergie —

5. L0p Faible consommation d'énergie

   Comment réduire la consommation d'énergie est un problème inévitable ,PCIe 6.0 Dans un état de faible puissance existant L0 / L0s / L1 / L2 Ajouter un statut à la base L0p.PCIe 6.0 Partie admissible Lane Entrée Electric Idle Statut、Section Lane Active Maintenir un trafic ininterrompu .Quand Idle Statut Lane Je veux recommencer. Active Heure, C'est tout. Lane En cours Traning Une poignée de main.,Avant Active De Lane Transmission continue des données .



— 6️⃣ Nouveaux mécanismes —

6. Nouveaux mécanismes

  PCIe 6.0 Plusieurs nouveaux mécanismes ont été ajoutés. :DOE、CMA、DMWr、IDE.



— RÉFÉRENCES —

RÉFÉRENCES

  1. PCI-SIG, “PCI Express base specification revision 6.0, version 0.9,” Beaverton, OR, USA, Oct 5, 2021.
  2. D. Das Sharma, “PCI Express 6.0 Specification: A Low-Latency, High-Bandwidth, High-Reliability, and Cost-Effective Interconnect With 64.0 GT/s PAM-4 Signaling,” in IEEE Micro, vol. 41, no. 1, pp. 23-29, 1 Jan.-Feb. 2021, doi: 10.1109/MM.2020.3039925.
  3. D. D. Sharma, “A low latency approach to delivering alternate protocols with coherency and memory semantics using PCI Express 6.0 PHY at 64.0 GT/s,” 2021 IEEE Symposium on High-Performance Interconnects (HOTI), 2021, pp. 35-42, doi: 10.1109/HOTI52880.2021.00019.


PCIe 6.0 Série d'articles:

  • PAM4 (TODO)
  • FLIT Mode(TODO)
  • Error Detection & Correction(TODO)
  • Enhanced Power Management: L0p(TODO)
  • Shared Flow Control(TODO)
  • DOE (Data Object Exchange)(TODO)
  • CMA (Component Measurement and Authentication)(TODO)
  • IDE (Integrity & Data Encryption)(TODO)
  • DMWr (Deferrable Memory Write)(TODO)
  • Autres, À répartir

— END —

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